ダンピング抵抗 | ノイズ対策.com

bar



ダンピング抵抗


半導体デバイスの出力側で擬似的にインピーダンスマッチングに
近づける方法として直列終端があります。

デバイスの出力側に直列に抵抗を挿入する方法で、
一般的にはダンピング抵抗と呼ばれています。


最近のデジタルIC出力は大きな電流ドライブ能力を有するために、
10〜数10Ωの小さなインピーダンス特性になっています。

一方、プリント基板パターンは層構成やパターン幅によって変わりますが、 
30〜80Ω程度のインピーダンスになってきます。

このインピーダンスの差を
デバイス出力の直近に抵抗を挿入する事で近づけると言う事になり、
値の差から判るようにダンピング抵抗は数10Ωの抵抗値になってきます。

ダンピング抵抗をとりあえず全て 22Ωにすると言う人がいますが、
本当は調整して最適値にする事が望まれます。

デバイス出力はドライブ能力の違いによって
出力インピーダンスが違っています。

また、
プリント基板パターンでは、
信号配線とリファレンスGNDとの距離・パターン幅・パターンの厚みで
インピーダンスが変わってきます。


つまり、
個々の配線で最適なダンピング抵抗値は変わってくる事になります。

また、
デバイス出力からダンピング抵抗までの距離でも
最適抵抗値が変わってきます。

デバイス出力から離れると効果が薄れるためか
抵抗値を大きくする必要があるのです。

ここで一つ気をつけて欲しい事は、
流用元回路のダンピング抵抗値そのままにする人が多い事です。

基板が別物になればパターンのインピーダンスや長さが変わって
最適なダンピング抵抗値は変わります。

回路図には現れませんが基板が関わる事を忘れない事です。

ダンピング抵抗値が最適値からずれていると、
信号伝送先のデバイス入力端の信号波形が乱れます。

ダンピング抵抗値が小さいと
オーバーシュートやアンダーシュートが発生し、
抵抗値が大きいと波形がなまります。

また、
信号反射の影響で立ち上がりエッジや立ち下がりエッジに
段が付く現象も起こります。

この現象がクロック信号波形に発生するとダブルクロック誤動作を
引き起こすため非常に問題です。

ダンピング抵抗値を調整するには、
信号伝送先のデバイス入力端の信号波形をオシロスコープで
観測しつつ抵抗を付け替えて最適な抵抗値を探る事になりますが、
多数の信号線路でそれを実施するには多大な工数がかかるため
困難になって来ています。


最近では SIシミュレーションが実施されるようになってきており、
デバイスの IBISモデルを入手するだけで試作前に
信号波形シミュレーションが簡単に実施でき、
ダンピング抵抗値の最適値やダンピング抵抗の必要/不要を
机上検証することが可能になっています。


最近の FPGAデバイスでは出力ドライブ能力設定の他に
出力直列終端設定などもあって複雑になって来ています。

プリント基板パターンの特性に合わせた FPGA出力設定の最適化も 
SIシミュレーションで事前検証する事が可能です。




bnn_Inq.gif